在大模型驱动的智能终端浪潮下，内存不再只是“配角”。从端侧推理到多模态 Agent，带宽与功耗正成为制约 AI 体验的关键瓶颈。最新进展显示，已正式将 LPDDR4/4X 列入 EOL（End of Life）序列，并停止接收新增订单，这一动作背后，是面向 AI 时代的存储架构重构。
关键变动：LPDDR4/4X 退出历史舞台
根据供应链信息，三星已停止 LPDDR4 与 LPDDR4X 新订单接收，现有产线将维持至 2026 年底，随后在 2027 年一季度启动产线转换。这意味着：
- 主流移动内存正式进入 LPDDR5 时代
- 传统存量设备（中低端手机、IoT 设备）将面临供应与成本重估
- SoC 厂商需同步调整内存控制器与功耗策略
对于 AI 工程而言，这不仅是“换代”，而是基础设施层的一次能力跃迁。
为什么是现在：AI Workload 改变内存需求曲线
过去，LPDDR4/4X 已能满足常规移动计算需求，但在以下 AI 场景中逐渐显露瓶颈：
- 端侧大模型推理（如 7B~13B 参数模型裁剪版）
- 多模态实时处理（视觉 + 语音 + 文本）
- Agent 持续上下文管理（长上下文窗口）
LPDDR5 相比 LPDDR4，带宽提升约 50%，同时在单位能耗比上更优。这直接影响：
- Token throughput（每秒生成 token 数）
- 模型响应延迟（latency）
- 多任务并发能力
换句话说，LPDDR5 已经从“性能升级选项”变成“AI 设备的必要条件”。
产线重构：从 NAND 到 DRAM 的战略转移
除了产品层面的 EOL，三星还在同步进行更深层的制造侧调整：
- 华城 12 号线将停止 2D NAND 生产
- 转型为 1c DRAM 制程产线
这里的“1c DRAM”代表更先进的工艺节点（通常对应更高密度与更低功耗），其意义在于：
- 提升单位晶圆的存储密度
- 优化 AI 设备对高带宽内存（HBM/LPDDR）的供应能力
- 缓解先进 DRAM 产能瓶颈
这与当前 AI 芯片市场趋势高度一致：相比 NAND（偏存储容量），DRAM（偏带宽与实时访问）在 AI 计算中的价值权重正在上升。
对下游的连锁反应：从 SoC 到 AI 应用栈
这一变化已经开始向整个 AI 产业链传导：
1. 芯片厂商（如
- 必须全面转向 LPDDR5/5X 控制器设计
- 调整内存调度策略以适配更高带宽
- 优化 AI accelerator 与内存协同（例如 NPU + DRAM pipeline）
2. 终端厂商（手机、XR、AI PC）
- 高端机型将进一步拉开与中低端设备的 AI 能力差距
- 本地运行大模型（on-device LLM）成为标配能力
- 更复杂的 AI 应用（实时翻译、视觉理解）将下沉到端侧
3. AI 开发者与工程实践
- 模型压缩（quantization、pruning）策略可适当“放松”
- 更高带宽允许更大的 batch size 或更长上下文
- memory-bound 问题缓解，计算瓶颈重新回到算力本身
更深层信号：AI 正在重塑半导体优先级
从产业视角看，这不仅是一次产品迭代，而是资源分配逻辑的变化：
- NAND → DRAM：从“存多少”转向“读多快”
- 通用计算 → AI 优化路径：内存带宽成为核心指标
- 先进制程优先级上升：与 GPU/NPU 的发展节奏同步
这与当前 AI 训练侧对 HBM（High Bandwidth Memory）的依赖形成呼应：无论云端还是端侧，内存正成为 AI 性能曲线的关键变量。
写在最后：AI 时代的“隐形算力”
当讨论 AI 性能时，行业往往聚焦 GPU、NPU 或模型参数规模，但内存系统才是决定实际体验的“隐形算力”。三星对 LPDDR4 的退出，本质上是在为下一代 AI 设备腾出空间。
接下来值得关注的几个方向包括：
- LPDDR5X 在端侧大模型中的实际性能收益
- DRAM 工艺（如 1c、1d）与 AI 芯片的协同优化
- 内存层级（HBM + LPDDR + SRAM）在异构计算中的新分工
如果说过去十年是“算力决定一切”，那么在 AI 原生应用爆发的当下，“算力 + 带宽”才是完整答案。